Edge-Insulated Epoxy Coating Research for Ultra-Thin and HighStacked Wire-Bonded Semiconductor Packages
초박형 및 고적층 와이어 본딩 반도체를 위한 칩 에지 절연 에폭시 코팅 기술 연구
- 주제(키워드) High-Stack Package , Ultra-Thin Semiconductor Packaging , Wire Bonding Technology , Low Loop Height , Edge-Insulated Epoxy Coating , Electrical Short Failure , Underfill Dispensing Process
- 발행기관 고려대학교 대학원
- 지도교수 이재우
- 발행년도 2026
- 학위수여년월 2026. 2
- 학위명 석사
- 학과 및 전공 대학원 융합반도체공학과
- 원문페이지 45 p
- 실제URI http://www.dcollection.net/handler/korea/000000307134
- UCI I804:11009-000000307134
- DOI 10.23186/korea.000000307134.11009.0300936
- 본문언어 영어
초록/요약
최근 반도체 산업에서는 고용량, 고속, 저전력 요구를 동시에 충족할 수 있는 패키지 기술의 중요성이 점점 커지고 있다. 이러한 요구를 충족하기 위해 제한된 패키지 높이 내에서 다수의 칩을 수직으로 적층 하여 용량을 극대화하는 고적층(High-Stack) 구조가 핵심 기술로 부상하고 있다. 그러나 기존의 와이어 본딩(Wire Bonding) 기반 적층 패키지에서는 와이어 루프 높이를 일정 수준 이하로 낮추는 데 구조적인 한계가 존재한다. 특히 루프 높이가 50–60 µm 이하로 감소할 경우, 본딩 와이어가 칩 에지(Chip Edge)의 노출 금속부와 접촉하여 전기적 단락(Electrical Short) 불량이 발생하는 문제가 나타난다. 이러한 현상은 패키지 전체 높이(Package Total Height)의 추가적인 감소를 어렵게 하며, 고적층 및 초박형(Ultra-Thin) 패키지 개발의 주요 장애 요인으로 작용한다. 이러한 문제를 해결하기 위해 본 연구에서는 새로운 칩 에지 절연(Edge-Insulated) 에폭시 코팅(Epoxy Coating) 공정을 제안하였다. 제안된 공정은 칩 에지의 노출 금속부를 비전도성 에폭시 수지로 덮어 절연층을 형성함으로써, 더 낮은 루프 높이에서도 단락이 발생하지 않도록 하는 구조적 절연 방안이다. 본 연구에서는 언더필(Underfill) 디스펜싱 장비를 이용하여 칩 에지에 에폭시를 정밀하게 도포한 후, 경화(Curing) 공정을 통해 절연층을 형성하였다. 이후 와이어 본딩 공정을 수행하여 저루프(Low Loop) 구현의 가능성과 전기적 신뢰성을 검증하였다. 본 연구의 의의는 기존 와이어 본딩 인프라를 그대로 유지하면서도, 단순히 에폭시 디스펜싱 및 경화 공정만을 추가하여 초박형 및 고적층 반도체 패키징의 실현 가능성을 확장하였다는 데 있다. 또한 본 기술은 경제적이고 실용적인 접근법으로, 기존 장비를 활용한 고성능 패키지 구조 구현에 효과적이다. 향후 연구에서는 에폭시의 점도, 코팅 두께, 경화 온도 등 공정 변수에 따른 신뢰성 평가를 수행하고, 구조 시뮬레이션을 통해 제안된 Edge Coating 기술의 장단점을 정량적으로 분석할 예정이다. 본 연구는 MCP(Multi-Chip Package) 패키지에서 요구되는 초박형 구조 구현에 현실적인 해결책을 제시함과 동시에, 기존 레거시(Legacy) 패키징 기술의 한계를 극복하는 데 기여할 것으로 기대된다.
more초록/요약
In the recent semiconductor industry, package technologies that simultaneously satisfy high-capacity, high-speed, and low-power requirements have become increasingly essential. To meet these demands, high-stack structures—where multiple chips are vertically stacked within a limited package height to maximize capacity—have emerged as a core technology. However, conventional wire bonding-based stacked packages face inherent limitations in lowering the wire loop height below a certain threshold. In particular, when the loop height is reduced below 50–60 µm, the bonding wire may contact the exposed metal region at the chip edge, leading to electrical short failures. This restricts further reduction of the total package height and poses a major obstacle to the development of high-stack and ultra-thin packages. To address this issue, this study proposes a novel edge-insulated epoxy coating process. The proposed method provides structural insulation by covering the exposed metal area at the chip edge with a non-conductive epoxy resin, thereby preventing short circuits even at lower wire loop heights. In this study, an underfill dispensing system was used to precisely apply epoxy resin along the chip edge, followed by a curing process to form an insulating layer. Subsequently, the wire bonding process was performed to verify the feasibility of achieving a low-loop configuration without any electrical failures. The significance of this research lies in its ability to extend the feasibility of ultra-thin and high-stack semiconductor packaging while maintaining compatibility with existing wire bonding infrastructure. By incorporating additional steps epoxy dispensing and curing steps, this approach offers a practical and cost-effective pathway for realizing advanced package structures. Future research will focus on evaluating reliability according to process parameters such as epoxy viscosity, coating thickness, and curing temperature, as well as performing structural simulations to quantitatively analyze the advantages and limitations of the proposed edge-coating technique. This study is expected to provide a practical solution for realizing ultra-thin structures required in MCP (Multi-Chip Package) applications, while also contributing to overcoming the limitations of conventional legacy packaging technologies.
more목차
CHAPTER 1. INTRODUCTION 1
1.1 Research Background 1
1.2 Previous Research Trends and Their Limitations 4
1.3 Research Motivation and Objective 7
CHAPTER 2. Research and Experiment 8
2.1 Experimental Overview 8
2.2 Test Samples and Structural Configuration 11
2.4 Wire-Bonding Process and Mechanical Evaluation 13
2.5 Electrical Characteristics and Reliability Assessment 14
CHAPTER 3. RESULTS & DISCUSSION 15
3.1 Preliminary Evaluation of Edge-Insulated Epoxy Coating 15
3.2 Comparative Analysis of Wire Bonding Process Capability with Edge-Insulated Epoxy Coating 18
3.3 Verification of Insulation Effect and Evaluation of Mechanical Reliability 21
3.4 Discussions 22
CHAPTER 4. CONCLUSION 25
REFERENCES 27
