선형성 보정을 가지는 확률론적 시간-디지털 변환기 연구
- 주제(키워드) 확률론적 시간-디지털 변환기 , 초미세 시간 해상도 , 선형성 보정 , 가우시안 분포 , 시간 오프셋 , 비트 여분 , 비트 제거
- 발행기관 고려대학교 대학원
- 지도교수 정하연
- 발행년도 2024
- 학위수여년월 2024. 2
- 학위명 석사
- 학과 대학원 전자·정보공학과
- 원문페이지 52 p
- 실제URI http://www.dcollection.net/handler/korea/000000280394
- UCI I804:11009-000000280394
- DOI 10.23186/korea.000000280394.11009.0000383
- 본문언어 한국어
초록/요약
확률적 시간-디지털 변환기(Stochastic Time-to-Digital Converter, 이하 STDC)는 공정 변동성으로 인해 발생하는 무작위 시간 오프셋을 이용하여 미세한 시간 해상도를 달성한다. 그러나 가우시안 분포를 따르는 무작위한 시간 오프셋은 비선형적인 STDC의 출력 특성을 유발하며 이로 인해 Gain & Offset error가 발생하여 실질적인 시간 해상도의 성능은 저하된다. 기존의 선형성 보정 방법은 주로 무작위한 시간 오프셋을 제거하기 위한 것이었기 때문에 현재까지 STDC의 선형성 보정에 대한 적극적인 방법은 거의 연구되지 않았다. 본 논문에서는 이러한 STDC의 문제를 해결하기 위한 선형성 보정 방법으로 “선형성을 최대화하는 아비터 선택(Arbiter Selection for Maximum Linearity, 이하 ASML)”을 제안한다. 65nm CMOS 공정을 사용하여 제작된 STDC 칩에서 측정된 매개 변수를 기반으로 MATLAB에서 시뮬레이션을 수행하여 제안된 ASML이 이득과 오프셋 오류를 효과적으로 해결하는 것을 확인했다. 또한, 기존의 5비트 여분(Bit Redundancy)을 가지는 STDC와 비교하여 선형성 보정을 사용하는 STDC가 2비트 여분만을 가지고 더 적은 적분 비선형성(Integral Non-Linearity, 이하 INL)을 달성함을 확인했다. 추가적으로, 제안된 방법을 통해 기존 STDC보다 낮은 INL로 더 높은 목표 비트 해상도를 구현할 수 있음을 확인했다. 이는 STDC가 미세한 시간 해상도를 요구하는 응용 시스템에 활용될 수 있는 잠재력을 보여준다.
more목차
1장. 서론 1
1.1 연구 동기 1
1.2 논문 구성 3
2장. 기존 확률론적 시간-디지털 변환기 분석 4
2.1 기존 시간-디지털 변환기 개요 4
2.2 확률론적 시간-디지털 변환기의 동작 원리 9
2.3 비선형적 출력 특성의 원인 및 결과 분석 12
3장. 선형성 보정 방법 19
4장. 보정 알고리즘 24
5장. 시뮬레이션 결과 28
5.1 비트 여분의 영향 분석 29
5.2 목표 비트 해상도 분석 34
5.3 선형성 보정 방법의 의의 37
6장. 결론 38
참고문헌 40
