고려대학교

목차

Abstrac = 5
목차 = 9
그림목차 = 13
표목차 = 17
1. 서론 = 18
1.1 동기 = 18
2. 처리능력 중심의 시스템 = 24
2.1 멀티프로세서 시스템의 배경 = 24
2.2 처리능력 중심의 환경 = 28
2.2.1 지역캐시 = 30
2.2.2 시스템 버스 = 31
2.2.3 주기억장치 = 33
3. 주기억장치 구조 비교 = 36
3.1 주기억장치 구조 = 36
3.1.1 일반적 주기억장치 = 36
3.1.2 순열 방식 인터리빙 = 39
3.1.3 Rambus 방식 = 41
3.2 멀티프로세서 시스템의 기억장치 사례 = 43
3.2.1 소규모시스템 = 44
3.2.2 중규모시스템 = 47
3.2.3 제안된 주기억장치의 시스템 = 51
4. 주기억장치의 설계 = 54
4.1 구조 = 54
4.2 각 모듈 기능 = 58
4.2.1 RPAC = 58
4.2.2 DREC = 59
4.2.3 MEMC = 60
4.2.4 입출력 큐 = 62
4.3 HIPi＋Bus 프로토콜과 인터페이스 = 65
4.4 검증 = 70
4.5 구현 = 70
5. 시뮬레이션 및 실험 결과 = 75
5.1 시스템 버스모텔 = 75
5.1.1 중재 프로토콜 = 75
5.1.2 데이타 전송 프로토콜 = 77
5.1.3 주기억장치 접근 기능의 개선 사항 = 80
5.1.4 주기억장치 접근 특성 분석 = 81
5.2 시뮬레이션 = 89
5.2.1 시뮬레이션 모델 = 89
5.2.2 큐의 단계와 처리능력 = 93
5.2.3 큐의 단계와 재시도 = 97
5.2.4 큐의 단계와 공정성 = 104
5.3 실험 결과 분석 = 111
5.3.1 실험 환경 = 111
5.3.2 실험 방법 = 113
5.3.3 실험 결과 = 115
6. 결론 = 117
6.1 결론 = 117
참고문헌 = 121
부록 = 128
A. 주기억장치의 상태제어기 구현 = 128
A.1 DREC = 128
A.2 MEMC = 129
A.2.1 초기화상태 제어기 = 129
A.2.2 리프레시 상태 제어기 = 131
A.2.3 읽기 상태 제어기 = 132
A.2.4 쓰기 상태 제어기 = 134
B. 설계 논리 검증 결과 = 137
B.1 블록 읽기 = 137
B.2 블록 쓰기 = 138
B.3 부분 쓰기 = 139
C. 실험환경 = 140
C.1 실험 항목 = 140
C.2 실험 절차 = 142
C.2.1 육안 검사 = 142
C.2.2 기본 실험 = 142
C.2.3 단독 실험 = 143
C.2.4 블록 기능 실험Ⅰ = 144
C.2.5 블록 기능 실험Ⅱ = 144
C.2.6 부하 실험Ⅰ = 145
C.2.7 부하 실험 Ⅱ = 145
D. 즉시 재시도시의 큐의 효과 = 147
D.1 처리능력의 변화 = 147
D.2 재시도율의 변화 = 150
E. 실험 결과 = 154
E.1 신호 파형 = 154
E.2 읽기 동작 = 157
E.3 쓰기 동작 = 159