신뢰성 불량 가속 기법을 이용한 저비용 테스트 프로세스의 구현
- 주제(키워드) cost effective test process
- 발행기관 고려대학교 대학원
- 지도교수 김수원
- 발행년도 2012
- 학위수여년월 2012. 2
- 학위구분 석사
- 학과 일반대학원 전기전자전파공학과
- 세부전공 전자전기컴퓨터공학전공
- 원문페이지 69 p
- 실제URI http://www.dcollection.net/handler/korea/000000032958
- 본문언어 한국어
- 제출원본 000045697537
초록/요약
One of the most important things in memory semiconductor testing is guarantee of the reliability. Therefore most semiconductor companies focus on the development of reliability test methods. Memory semiconductor reliability testing solutions are optimization of reliability defect density, learning, reliability screens, and test methods application, and design for reliability. The goal of the reliability testing solution optimization is to provide the best value for the reliability cost spent, where value is defined as the ratio of customer satisfaction to customer cost. In reliability circles, customer satisfaction is measured by the field failure rate of failures in time. The cost of reliability has two components: manufacturing operations costs and yield. As such, these two components of the reliability cost equation are the primary challenges facing every reliability solution provide. In turn, manufacturing operations costs are also driven by two fundamental components ？ burn in duration and equipment sophistication. The industry is still searching for a means to accelerate latent defects outsides of the traditional elevated voltage and temperature methods. It follows that much progress has been made in detection techniques, but acceleration remains all about applying elevated voltage and temperature. Reliability failure screening is essential to enhance the memory quality and to reduce the manufacturing cost. This paper presents a cost-effective reliability failure acceleration method based on NOR-type flash memory failure modeling, using a new dynamic stress method for degradation failures of the flash cell. The implemented industrial experimental results showed that the cost of testing can be significantly reduced by the application of the proposed method.
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목 차
1. 서 론 1
1.1 연구 배경 1
1.2 논문의 구성 4
2. 노어형 플래시 메모리 5
2.1 플래시 메모리의 물리적 특성 7
2.2 노어형 플래시 구조 및 동작 원리 11
3. 노어형 플래시 메모리의 테스트 프로세스 14
3.1 메모리 테스트 프로세스 15
3.1.1 메모리 테스트의 기술 현황 15
3.1.2 메모리 테스트 프로세스 17
3.2 메모리 고장의 분류 및 분석 28
3.2.1 발현 시간에 따른 고장의 분류 29
3.2.2 신뢰도와 장애율 31
3.2.3 장애 메커니즘 33
3.3 종래의 테스트 프로세스의 문제점 37
3.3.1 노어형 플래시 메모리의 종래의 테스트 프로세스 37
3.3.2 쓰기 동작 반복 후 발생하는 싱글 비트 불량 39
4. 제안하는 테스트 프로세스 41
4.1 제안하는 신뢰성 가속 기법 41
4.2 제안하는 테스트 프로세스의 구현 49
5. 결 론 51
참고 문헌 52
